CPLD架构

1. 通用CPLD构架

传统的CPLD内部构架布局如图1-1所示，可编程互连阵列（PIA）在芯片中心位置，而逻辑阵列块则在芯片四周靠近I/O模块。目前大多数的CPLD都是采用这种结构，包括Xilinx主流的CoolRunner系列和Altera MAX 3000A系列。

传统结构的CPLD有一个缺点：可编程互连阵列资源随着LAB使用的增加而呈指数增加。所以这类CPLD价格比较昂贵，成本较高。

图1-1 CPLD传统结构

2 可编程逻辑阵列（PLA）结构

可编程互连阵列的基本结构，如图1-2。可编程逻辑阵列由“与”平面和“或”平面组成，它连接可编程互连阵列（PIA），从而实现逻辑阵列快（LAB）之间的互连和逻辑可编程。

图1-2 可编程互连阵列

从图1-2可以看出，对于CPLD来说，其逻辑设计的变化都在于可编程逻辑阵列（PLA）中的线路连接的变化。而宏单元的最主要部分则是可编程寄存器以及时钟/使能的选择。虽然CPLD的逻辑设计实现主要在可编程逻辑阵列（PLA），如图1-3，但是宏单元以及由宏单元组成的逻辑阵列块则是CPLD最重要的电路驱动部件和锁存部件。各个不同的EDA产商的芯片的不同就在于对宏单元以及逻辑阵列设计的不相同。

图1-3可编程互连阵列的编程