硬件设计-PCIe时钟抖动测量
目录
简介
时钟抖动测量三大关键点
详细情况
PCIe 时钟时序方案、抖动量测和校正方法
相位噪声量测
简介
随着数据传输速率的提升，相关标准也变得越加严苛。PCI-Express 标准亦呈现了此趋势，从PCIe Gen3.1 的抖动要求为1.0ps RMS 开始，到PCIe Gen4.0 时，其抖动要求已降为0.5ps RMS。因此，Silicon Labs（亦称芯科科技）最新推出的Si522xx 系列频率产生器和Si532xx 缓冲器旨在满足并超越PCIe Gen 4.0 标准要求，以协助开发人员设计出市场前沿的产品，占得先机。
本篇技术应用文章主要讨论在时域中量测PCIe Gen 4.0 时所发生的问题及因应之道。遵循应用说明中建议的方法执行将可获得准确的时域结果。本应用的原理可应用于大多数频率式时序解决方案的时域抖动量测，包括PCIe Gen1/2/3 量测。
时钟抖动测量三大关键点
- Silicon Labs PCIe 频率抖动工具是一款易于使用的 PCIe 抖动量测软件。
- 在进行以时间为基础的抖动量测时，即使是最好的示波器也会产生一些噪声。
- 您可使用以相位噪声为基础的量测来对时域抖动量测进行相关校正。
详细情况
由于量测过程中存在必须扣除的输入放大器噪声及A/D 频率量化噪声，所以示波器将会引入噪声误差。必须牢记的是，量化噪声会受到输入压摆率的影响，需依每个输入压摆率来分析示波器噪声的特性，例如在分析具有不同效能的DUT 时。此外，还须完全优化示波器设定。最后，硬件也必须完全优化，其包括印刷电路板、布局、终端方法、电缆长度比对和电源噪声滤波等。
我们所建议的最佳方法，首先是使用相位噪声分析仪PNA 来量测DUT。在范例中，我们将使用Keysight E5052。由于PNA 不会锁定具有大型调变的讯号，因此必须关闭DUT 展频功能。然后透过高速/低噪声数字储存示波器(DSO) 量测DUT 时域抖动。在范例中，我们将使用Agilent DSA90804，同时亦关闭展频。从这些结果中，再使用减去方形的路径计算出示波器抖动。最后，在展频开启的情况下量测DUT 的时域抖动，并使用RSS 减法方法再次计算最终的DUT 抖动。
PCIe 时钟时序方案、抖动量测和校正方法
PCIe 具有两种不同的时钟架构，基本上是共享时钟或独立时钟方案。第一种称为共享时钟架构，其中发送侧和接收侧会共享相同的时脉(请参阅图2.1 共享时钟架构) 。第二个时钟架构涉及两个独立的时钟，称为「没有展频的独立RefClk」(SRNS) 或「具有独立展频时钟的独立RefClk」(SRIS)，其中发送侧和接收侧将使用单独的参考时钟。
在时钟和数据重新计时部分，CDR在两种时序架构中均包括低通滤波器功能。CDR 滤波器将追踪低频并提供正确的时钟和数据校准，但如果普遍导致眼图闭合，则高频率将会通过。两者之间的关键区别，在于共享时钟架构中的噪声是发送和接收PLL BW 差异的函数。而在SRNS/SRIS 方案中，参考时钟彼此独立，并鉴于其主要抖动为随机发生，则其对系统的组合影响是个别项的和方根，而导致产生较高的整体抖动– 这时可能需要时钟噪声较低的解决方案。SRNS/SRIS 亦需校正发送侧和接收侧之间时钟准确度的差异，如此能降低延迟效能。SRNS/SRIS 方法的优点在于其不依赖于时钟共享，也因此不依赖于时钟传输，进而简化了设计，例如当接收和发送部分处于实际上不同的位置时。
值得注意的是，由于各种PCIe H1、H2 和H3 的要求和定义，共存在64 种不同的滤波器组合方案。计算这些（甚至单个方案）可能很费力。为了缓解这种情况，Silicon Labs提供了一个PCIe 时钟抖动工具来大幅简化此任务，并可分析相位噪声量测或时域量测。本应用说明及PCIe 时钟抖动工具，应运用于正确地量测和确定PCIe 参考时钟和缓冲区抖动。
量测PCIe 抖动时使用的两种方法是时域和相域，每种方法均各有优缺点，但在组合时可以提供高度准确的结果。相位噪声量测被认为是在量测低噪声时钟源（如晶体式振荡器TCXO 和OCXO）时使用的最准确工具。但缺点是PCIe 参考时钟相位噪声仅能在关闭展频功能时量测。
而时域示波器的优点，则是不论在关闭或开启展频时均可量测抖动。时域量测的问题是具有相对较高的仪器噪声基准，大约为-140 至-145 dBc（PNA 为-170 至-180 dBc）。在量测低噪声时钟时，此示波器效能会限制抖动准确度。
相位噪声量测
应用特定的相位噪声测试设备具有极低的噪声基准，使其成为量测低相位噪声装置（如晶体式振荡器）的选择。在范例中，我们将使用Keysight E5052B。相位噪声是在一系列偏移上量测，下例为对100.000 MHz PCIe 参考时钟的100 Hz 至40 MHz 偏移。在此范例中，相位抖动在12 kHz 至20 MHz 之间积分，得到的结果为242.895 fs。数据可储存为CSV 档案，然后可使用Silicon LabsPhase 噪声对抖动计算器(https://www.silabs.com/tools/pages/phase-noise-jitter-calculator.aspx) 计算出任何积分频带上的未滤波相位抖动或使用Silicon Labs PCIe 抖动工具(https://www.silabs.com/products/timing/pci-express-learning-center) 计算出PCIe滤波相位抖动。应注意的是，PCIe 时钟抖动工具会预期PNA .csv 档案是从10 kHz 扩展至50 MHz，因为这是PCI-SIG 规定的积分范围。使用者必须确保.csv 档案中包含此范围，并在必要时进行外推。
