简单的16位CPU（中央处理单元） verilog设计 （完整全部代码）

设计一个简单的16位CPU（中央处理单元）是一个复杂的任务，涉及到多个组件的设计，包括指令集架构（ISA）、控制单元、算术逻辑单元（ALU）、寄存器文件、内存接口等。以下是一个简化的16位CPU的Verilog设计示例，假设它有一个简单的指令集架构。

### 1. 指令集架构（ISA）
假设我们的CPU支持以下指令格式：

- **R型指令**：用于寄存器之间的操作，如加法、减法。
- **I型指令**：用于立即数操作，如加载立即数到寄存器。
- **J型指令**：用于跳转操作。

### 2. 指令格式
- **R型指令**：`opcode (4 bits) | rs (3 bits) | rt (3 bits) | rd (3 bits) | funct (3 bits)`
- **I型指令**：`opcode (4 bits) | rs (3 bits) | rt (3 bits) | immediate (6 bits)`
- **J型指令**：`opcode (4 bits) | address (12 bits)`

### 3. 模块设计

#### 3.1 顶层模块（CPU）
```verilog
module C